アンテナが来たので測定してみた。

出力をまとめてみます。 入力信号A,Bの信号が足し算されて、出力がCにまとめてでます。 entity C1-3 is port( RST_N : in std_logic; TRIG : in std_logic; IN_A : in std_logic; IN_B : in std_logic; OUT_C : out std_logic_vector(1 downto 0); ) end C1-…

次に足し算をしてみよう。 電源をいれたら、出力が０になって、 トリガを入力したら、 入力信号A,Bの信号が足し算されて、一桁目が出力C1、二桁目が出力C2にでる。 entity C1-2 is port( RST_N : in std_logic; TRIG : in std_logic; IN_A : in std_logic; I…

電源をいれたら、出力が０になって、 トリガを入力したら、 入力信号Aの信号が出力Bにでる。 まずはそこから。 entity C1 is port( RST_N : in std_logic; TRIG : in std_logic; IN_A : in std_logic; OUT_B : out std_logic; ) end C1; architecture rtl of…