2010-04-08から1日間の記事一覧

CPUのつくりかたfor VHDL 1回目

電源をいれたら、出力が0になって、 トリガを入力したら、 入力信号Aの信号が出力Bにでる。 まずはそこから。 entity C1 is port( RST_N : in std_logic; TRIG : in std_logic; IN_A : in std_logic; OUT_B : out std_logic; ) end C1; architecture rtl of…