CPUのつくりかたfor VHDL 1回目

電源をいれたら、出力が０になって、
トリガを入力したら、
入力信号Aの信号が出力Bにでる。
まずはそこから。

entity C1 is
    port(
         RST_N   : in  std_logic;
         TRIG    : in  std_logic;
         IN_A    : in  std_logic;
         OUT_B   : out std_logic;
    )
end C1;
architecture rtl of C1 is
begin
	process(RST_N,TRIG)
	begin
		if RST_N='0' then
			OUT_B<='0';
		elsif(rising_edge(TRIG)) then
			OUT_B<=IN_A;
		end if;
	end process;
end rtl;