CPUのつくりかたfor VHDL 2回目 ２進数一桁の足し算

次に足し算をしてみよう。
電源をいれたら、出力が０になって、
トリガを入力したら、
入力信号A,Bの信号が足し算されて、一桁目が出力C1、二桁目が出力C2にでる。

entity C1-2 is
    port(
         RST_N   : in  std_logic;
         TRIG    : in  std_logic;
         IN_A    : in  std_logic;
         IN_B    : in  std_logic;
         OUT_C1  : out std_logic;
         OUT_C2  : out std_logic;
    )
end C1-2;
architecture rtl of C1-2 is
begin
	process(RST_N,TRIG)
	begin
		if RST_N='0' then
			OUT_C1<='0';
			OUT_C2<='0';
		elsif(rising_edge(TRIG)) then
			OUT_C1<=IN_A xor IN_B;
			OUT_C2<=IN_A and IN_B;
		end if;
	end process;
end rtl;